SI Verify

Analyse- und Verifizierungslösungen von CADSTAR (elektrische Integrität/Signalqualität)

SI Verify ist geeignet zur Analyse von Leiterplatten-Designs während der Platzierungsphase, während der Verdrahtung oder für eine Post-Layoutanalyse am fertigen Design. Bei einem Einsatz vor oder während der Entflechtung werden bei der Simulation automatisch Abschätzungen der Leitungslänge basierend auf der Manhatten-Distanz sowie Anwendervorgaben für den Wellenwiderstand berücksichtigt.

CADSTAR SI Verify verwendet eine umfangreiche Simulationsbibliothek mit einer Vielzahl von Modellen und Standardbauteilen; IBIS-Modelle von Halbleiterherstellern können direkt verwendet werden; SPICE-Modelle für passive Schaltungen (z.B. Filter) können ebenfalls geladen werden, zudem bieten eine Reihe von Halbleiterherstellern (z.B.: TDK, Taydo-Yuden) derartige Modelle pre-compiliert ready-to-use in SI-Verify zum Download an.

Der grafische Scenario Editor erlaubt Topologiestudien und Experimente auf Ersatzschaltbildebene mit verschiedenen Designstrategien, die elektrischen Parameter (Wellenwiderstände, Signallaufzeiten) werden dabei automatisch aus den Designdaten ermittelt. Darüber hinaus helfen leistungsstarke Parameter-Sweep-Features dem Designer, die Grenzen des Designs zu erkunden, Verdrahtungstopologien oder Abschlussnetzwerke zu optimieren.
 
SI Verify kann interaktiv quasi wie ein virtueller Messplatz (Scope Mode) für ausgewählte Netze und im Batch-Mode für eine Sign-off-Simulation kritischer Bereiche oder ganzer PCBs genutzt werden.

SI Verify zeichnet sich durch folgende Kernaspekte aus:

• Ein nahtlos integriertes Toolset für vollständige Signalintegritätssimulation von Einzelleitungen, differentialen Signalen oder verkoppelten Busstrukturen
• Verwendung des Constraints Managers als Design-Navigationscockpit, um für ausgewählte Bereiche der Leiterplatte eine Simulation zu starten
• Bewertung der Signalqualität von maximalen Verdrahtungslängen und Analyse von Reflexions- und Übersprecheffekten, Berechnung des Interconnect-Timings, Möglichkeit von Was-wäre-wenn-Analysen, zum Beispiel für Anpassungen des Lagenaufbaus, der Änderung von Verdrahtungsbreiten oder des Leitungsabstandes
• Bereitstellung von Informationen über Spannungen und Ströme an allen Signalknoten sowie Betrachtungen im Frequenzbereich
• Einfache Dokumentation der Simulationsergebnisse durch Transfer in Microsoft-Office-Anwendungen oder Export nach HTML
• Bei komplexen HDI-Leiterplatten ermöglicht die Extraktion und die Berücksichtigung der parasitären Wirkung von Durchkontaktierungen auch eine Analyse von seriellen Übertragungsstrecken mit sehr hohen Datenraten im GHz Bereich. Dabei lassen sich Jitter-Effekte oder softwareabhängige Signalstörungen (Inter-Symbol Interference, ISI) in Augen-Diagramm(Eye-Diagramm)-Simulationen detailliert analysieren.